1. <b id="upttw"><sub id="upttw"></sub></b>
    <i id="upttw"><bdo id="upttw"><object id="upttw"></object></bdo></i><u id="upttw"><sub id="upttw"></sub></u>

  2. <wbr id="upttw"></wbr>
      1. <u id="upttw"></u>
        IC設計
        IP
        FPGA設計
        FPGA評測
        DO-254
        電子電路設計與仿真
        先進半導體工藝器件建模
        半導體熱測試
        電子散熱仿真
        流體仿真
        電氣平臺工程
        信息化管理方案
        SiP系統級封裝技術
        解決方案    

        ASIC/SoC設計

        更新日期:2017-12-28 11:09:51  瀏覽次數:10782次  作者:admin  【打印此頁】  【關閉

        IP/ASIC/SoC設計流程與環境平臺


        下圖是目前行業主流的IP/ASIC/SoC設計流程。在大規模復雜的ASIC和SoC設計領域,Mentor的仿真驗證技術、低功耗優化技術、軟硬件協同驗證技術、DFT技術、物理驗證技術以及硬件仿真器技術都是行業最領先的解決方案,并且成功地應用在廣泛的設計實踐中奧。


        ASIC/SOC設計:
        系統級建模、集成與驗證技術:Vista Architect
        系統級功耗分析技術:Vista Power

        C/C++高級語言綜合技術:Catapult

         RTL級低功耗優化技術:PowerPro

        IP:Mentor公司的源代碼IP以及PLDA、INVIA、KiloPass、QuickLogic等公司的IP
        ASIC/SoC高級仿真及驗證平臺:Mentor公司的QuestaSim, Cadence Incisive 、Synopsys VCS
        SoC設計驗證: Mentor公司的Questa CDC, Questa Formal, Questa Codelink等
        ■ ASIC邏輯綜合: Synopsys 公司Design-Compiler或Cadence公司的RTL Compiler
        ASIC時序分析: Synopsys公司的PrimeTime
        ASIC測試工具: Mentor公司的Tessent
        ASIC布線工具: Mentor、Cadence或Synopsys三選一即可
        可制造性設計技術:Mentor公司的DFM平臺
        IC物理驗證工具及參數抽取: Mentor公司的Calibre and Calibre xRC
        混合信號IC仿真技術: Mentor公司的 QUESTA ADMS
        FPGA設計及作為ASIC原型驗證開發工具: Mentor 公司HDL Designer、QuestaSim及Precision
        硬件仿真器(Emulator):Mentor公司的Veloce
        集成電路芯片研發數據管理技術:Cliosoft SoS

        系統級建模、集成、分析與驗證技術Vista
        SystemC是當今系統級設計和驗證的主要語言。Vista是一個優秀的SystemC建模及調試工具,提供了強大的硬件和C/C++瀏覽器和調試器。獨一無二的內嵌式瀏覽器允許設計者高效地在熟悉的硬件調試平臺上跟蹤C/C++代碼。Vista可連接任意的SystemC設計或測試臺,插入混合語言內核,充分地提高設計和驗證的效率。同時,該解決方案使系統架構師在軟硬件設計完成前基于關鍵參數建立可行的架構,構建虛擬平臺,并在此基礎上優化架構,獲得更短的開發周期和更高的設計成功率。同時,Vista使系統架構師在軟硬件設計完成前在搭建的虛擬平臺下進行功耗相關的架構優化及分析,從而確保芯片設計在優化架構下滿足低功耗要求肯。


        C/C++/SystemC高級語言綜合技術

        Catapult是Mentor公司研發的高級算法綜合技術,它為抽象的C設計規范到高質量的硬件實現提供了一種可行并且簡捷的方式,并且迅速為行業領先的用戶所采納。能從C/C++/SystemC自動的產生優化的RTL硬件描述,比傳統的RTL方法速度快20倍。Catapult通過利用系統設計者開發的無定時C++源代碼,硬件設計者現在能從C++模型自動創建一個準確的可重復的硬件描述,速度比傳統的人工方法快的多。整個流程不容易出錯,能針對RTL綜合工具和廠商工藝產生精確優化的RTL描述。而且相對于傳統的人工RTL方法,通過多個宏結構和接口方案的深層次探測,Catapult允許設計者產生同樣甚至更高質量的硬件思。



        FPGA/ASIC中的Intellectual Property (IP)技術

        隨著設計復雜度的不斷提高,同時為了更快地將產品推向市場,IP技術愈來愈受到業界的青睞。

        Mentor IP覆蓋范圍從簡單的SoC搭建模塊,如通信接口和微控制器,到以太網、USB、PCI-Express和存儲應用的完全集成解決方案。

        奧肯思公司作為PLDA、INVIA、QuickLogic等公司在中國的合作伙伴,為國內客戶提供PCIe、安全保密、非易失性存儲器IP、嵌入式FPGA IP等產品,為應對復雜芯片設計提供了更為全面的解決方案。


        ASIC/SoC高級仿真與驗證技術QuestaSim

        QuestaSim是Mentor公司基于多項行業領先技術、支持業界所有標準、面向復雜大規模IP/ASIC/SoC驗證而推出的完整的驗證平臺,同時QuestaSim也是目前市場上單一引擎的高性能驗證解決方案,全面整合了包括測試自動化、ABV以及CDV等在內的最新一代的驗證技術,同時QuestaSim也構成Mentor公司可擴展驗證解決方案的重要組成部分。



        跨時鐘域檢查技術Questa CDC

        Questa CDC提出了一整套跨時鐘域驗證解決方案。它可自動識別設計中全部時鐘域,能夠發現設計中跨時鐘域信號的同步器有無缺失,實現針對多時鐘電路設計中經常出現的亞穩態等問題的極早發現與修復。同時,利用CDC-FX引擎可在異步時鐘域之間信號進行再交錯(Reconvergence)驗證時,可以提供亞穩態植入功能,對電路是否可以承受亞穩態進行徹底的驗證。


        驗證IP技術Questa VIP

        Questa VIP是一些列基于標準SV UVM組件的高性能驗證IP庫,其與仿真環境緊密結合,支持ARM AMBA、EthernetMIPI、PCIe、USB、Rapid IO、1553、SpaceWire等眾多協議。其將高級的事務級調試、廣泛的協議斷言、功能覆蓋率、測試計劃及測試序列有機組合,從而可以幫助驗證工程師非常方便地開展協議符合性確認,并顯著加速RTL Signoff工作。


        形式化檢查技術Questa Formal

        Mentor公司的Questa Formal形式驗證解決方案集成了業界最強大的靜態與動態形式驗證技術,同時結合了在業界廣泛應用的基于斷言的驗證技術,從而幫助設計與驗證工程師快速且可預測地實現時序收斂。Questa Formal可以應用于模塊級,也可以用于芯片級,而且替代了傳統的testbench與大量的偽隨機測試向量。


        軟硬件協同驗證技術Questa Codelink

        在復雜的SoC系統設計中,進行硬件設計驗證、軟件設計驗證的同時,實現軟硬件交互的設計與驗證成為縮短設計周期,盡早完成系統設計的關鍵。Questa Codelink作為主流的軟硬件協同驗證(仿真)工具,可以很好的用來在系統設計早期,建立完整的軟硬件協同的系統設計驗證環境,極大的克服了傳統嵌入式系統開發的設計周期瓶頸。


        低功耗邏輯優化技術PowerPro

        PowerPro是一套自動化RTL級功耗優化解決方案,該方案基于時序分析專利技術識別時鐘門控結構并進行優化。PowerPro能夠產生包含時鐘門控使能邏輯的低功耗RTL設計,同時保留設計者原有代碼風格和綜合語法。其內置業界獨有的基于時序分析專利技術的時序邏輯等效檢查引擎,確保PowerPro的輸出文件是經過全面的時序邏輯等效檢查驗證的,以確保功能沒有被修改。


        ASIC/SoC邏輯綜合技術

        市場上的邏輯綜合器產品主要為:Synopsys公司的 Design-Compiler與Cadence公司的 RTL Compiler,可選擇其一。 


        靜態時序分析技術
        Synopsys公司的PrimeTime是被業界廣泛認可的進行靜態時序分析的最權威工具。


        掃描鏈插入工具Tessent Scan

        Tessent Scan利用友好的圖形用戶界面引導完成可測性分析并優化測試結構的插入,執行全面的測試規則檢查,從而保證在ATPG之前不存在任何遺留的可測性設計問題。該工具自動插入測試結構電路,支持全掃描或部分掃描的測試邏輯,能夠自動識別電路中的時序單元并自動轉換成可掃描的單元,并能夠把電路中可掃描的單元串接成掃描鏈,從而大大增強了IC和ASIC設計的可測試性。


        存儲器電路內建自測試生成工具Tessent MemoryBIST

        Tessent MemoryBIST是業界應用最廣的存儲器測試生成工具,可以靈活地在ASIC或IC中自動實現內嵌存儲器陣列的RTL級BIST結構。Tessent MemoryBIST支持多種測試算法,并支持用戶自定義的測試算法。可以對一個或多個內嵌存儲器自動創建BIST邏輯,完成BIST邏輯與存儲器的連接,它能夠在多個存儲器之間共享BIST控制器,實現并行測試,從而顯著縮短測試時間和節約芯片面積。


        邊界掃描電路生成工具Tessent BoundaryScan

        在邏輯綜合之前的RTL設計階段自動生成邊界掃描電路和IO管腳的自動插入。為實現自動驗證,它還生成一個可用于任何VHDL或Verilog仿真器的測試基準文件;此外,Tessent BoundaryScan形成設計的BSDL模型,為生成ATPG測試向量做準備。為了實現更好的性能可預測性和設計復用,也可以直接插入實現在特定工藝上的邊界掃描電路。在SOC測試中,Tessent BoundaryScan還利用IEEE 1149.1邊界掃描結構中的自定義指令進行全片的測試管理。


        組合ATPG生成工具Tessent FastScan

        Tessent FastScan是業界最杰出的測試向量自動生成(ATPG)工具,為全掃描IC設計或規整的部分掃描設計生成高質量的測試向量。Tessent FastScan支持所有主要的故障類型,它不僅可以對常用的Stuck-at模型生成測試向量,還可針對transition模型生成at-speed測試向量、針對IDDQ模型生成IDDQ測試向量。此外Tessent FastScan還可以利用生成的測試向量進行故障仿真和測試覆蓋率計算。


        Tessent TestKompress提供嵌入式壓縮引擎的ATPG生成工具

        Tessent TestKompress的EDT(Embedded Deterministic Test)算法使它在ATPG領域擁有無以倫比的技術優勢,它在保證測試質量的前提下顯著地壓縮測試向量數目,從而大大提高產品測試速度,降低測試成本。它提供的嵌入式壓縮引擎模塊是一個通用IP,可以很方便地集成到用戶的設計。


        硬件仿真器技術Veloce

        Mentor公司的Veloce系列硬件仿真器是當前業界速度最快的硬件加速與仿真技術解決方案,為SoC芯片與嵌入式系統的驗證提供了豐富且獨特的硬件加速與仿真平臺。借助Veloce快速的編譯速度、精確的模擬、高效率的調試及完整的信號可視性等技術,芯片或系統級設計的驗證效率獲得了顯著提升。Veloce是真正的企業級驗證系統,在傳統的在線仿真模式(ICE)上可使用高級的事務級加速方式。另外,Veloce2為設計者提供了眾多常用的軟硬件驗證資源,幫助設計者迅速搭建可擴展的多用戶驗證環境,帶來了非同尋常的投資收益。Veloce硬件仿真器的交互式調試、完全的信號可視性與類似QuestaSim軟件仿真器的調試界面,為當今眾多仿真驗證工程師提供了極為友好的驗證手段。



        FPGA/FPSoC設計技術(ASIC原型驗證系統開發與驗證技術)

        Mentor面向FPGA/FPSoC設計,提供完整的設計平臺,包括:設計創建和管理工具HDL Designer、設計仿真與調試環境QuestaSim以及邏輯綜合工具Precision Synthesis,覆蓋設計創建、仿真驗證、邏輯綜合、文檔創建以及設計管理等方面,是業界最優秀的FPGA設計環境:

        - HDL Designer是Mentor公司獨有、完善的硬件設計復用、創建和管理環境,廣泛地應用在FPGA, 平臺化FPGA, 結構化ASIC,ASIC和SOC等多種設計流程中。 

        - QuestaSim是業界最優秀的語言仿真器,它提供最友好的調試環境,是FPGA設計的RTL級和門級電路仿真的首選。它支持Windows和LINUX平臺,是唯一的單一內核支持VHDL和Verilog混合仿真的仿真器。

        - Precision Synthesis是Mentor公司新一代的RTL綜合器,支持安全綜合技術,在提供高性能時序分析引擎的同時,支持TMR邏輯的靈活實現,快速實現抗輻照設計的技術要求。


        ASIC/SoC布局布線技術

        Mentor的Nitro是針對深亞微米,特別是納米設計技術、制造工藝所開發的ASIC布局布線工具。其最大的特點是引入了DFM(Design For Manufacturing)概念,充分考慮在深亞微米,特別是納米制造階段所面臨的良品率問題,通過其獨到的MCMM(Multi Corner/Multi Mode)綜合和布線技術,考慮在制造階段的各種邊界情況,使設計能夠快速收斂并達到最佳的結果,并大大提高產品的良品率。與其相對應工具的還有Synopsys的IC Compiler、Cadence的SoC Encounter。


        混合信號IC仿真技術
        Mentor提供的Questa ADMS是一個混合信號驗證平臺,集成了模擬、數字、快速SPICE和射頻功能驗證技術。對模擬或射頻電路部分,可以采用標準SPICE仿真器Eldo或AFS,快速SPICE仿真器ADiT;對數字電路部分,采用QuestaSim的仿真算法。Questa ADMS可以支持VHDL, Verilog,SPICE,VHDL-AMS,Verilog-AMS,SystemVerilog,SystemC 以及C共八種主流設計語言,可以涵蓋混合信號設計和驗證的整個流程。因此使用Questa ADMS進行設計,方法靈活多變。


        物理驗證及寄生參數提取技術

        物理驗證工具Calibre DRC/LVS,Calibre提供了快速準確的設計規則檢查(DRC)、電氣規則(ERC)以及版圖與原理圖對照(LVS)功能。Calibre獨到的層次化架構以及多項行業領先的專利技術大大簡化了復雜ASIC/SoC設計物理驗證的難度。Calibre的核心專利算法兼顧平面式處理技術與層次化處理技術相結合的結構特點。用戶不需要針對芯片設計的類型來進行特殊設置。同時也可以根據直觀、方便的物理驗證結果瀏覽環境迅速而準確地定位錯誤位置,并且與版圖設計工具之間緊密集成實現交互式修改、驗證和查錯。


        寄生參數提取工具Calibre xRC,Calibre xRC是全芯片寄生參數提取工具,具有晶體管級、門級和混合級別寄生參數提取的能力,支持多層次的分析和仿真。Calibre xRC為模擬與混合信號SoC設計工程師提供了一個獨立于設計風格和設計流程的單一的寄生參數提取解決方案。Calibre xRC可以非常方便地在流行的版圖環境中通過Calibre Interactive來實現調用。Calibre xRC和Calibre RVE集成在一起實現模擬和數字結果的高效率調試,并且直接在版圖或原理圖中可視化寄生參數。而CalibreView同原理圖工具的集成可以實現設計環境直接重新執行后仿真。與其相對應的工具有Synopsys的StarRC和Cadence的Fire and Ice、Assura。


        針對三維寄生參數的提取,Calibre xACT提供了全面的技術,可以在保證精度的同時,以最快的速度實現全芯片的三維寄生參數提取,有利支撐先進工藝節點的參數提取質量。


        可制造性設計技術(DFM)
        針對深亞微米遇到的問題,Mentor不斷的改進Calibre驗證平臺,提出了一系列的 改進方案。并對不同工藝節點的驗證提出了相應的解決辦法,并基于Calibre的平臺,并融合DFM的技術與理念,開發了一系列完備的DFM技術方案,包括關鍵區域分析Calibre CAA,關鍵特性分析Calibre CFA,光刻友好性分析Calibre LFD以及平坦化分析Calibre CMP等,幫助設計師在設計階段就考慮生產制造可能帶來的問題,從而提高產品良率。


        集成電路芯片研發數據管理技術ClioSoft SoS
        Cliosoft SoS針對集成電路設計現狀,提出與現有EDA工具無縫連接的一系列解決方案,保證本地/異地工程師之間實時協同以及高效的項目管理,版本控制,保證最終設計數據的安全性,從而保證Tape out數據正確,提高設計團隊的工作效率.縮短產品研發周期。

        • 奧肯思總部
        • 電話:010-68058081
        • 傳真:010-10-68058085
        • 地址:北京市朝陽區朝外西街3號兆泰國際中心C座501A?
        • 奧肯思研發與培訓中心
        • 電話:010-82346812
        • 傳真:010-82346802 ext.8002
        • 地址:北京市海淀區中關村軟件園3號樓B座二層1219室
        • 奧肯思上海分公司
        • 電話:021-54591058
        • 地址:上海市徐匯區龍華中路596號綠地中心A座501室(200032)
        • 奧肯思成都分公司
        • 電話:028-86716980
        • 傳真:028-86716983 -109
        • 地址:成都市青羊區蜀金路1號金沙萬瑞中心C座1706-1707室
                       法律聲明     網站地圖     加入奧肯思     友情鏈接     幫助中心     關于奧肯思

        Copyright 2014 acconsys All Rights Reserved 京ICP備12034336號-1

        版權所有:奧肯思(北京)科技有限公司  技術支持:上海網站建設

        深圳风采开奖结果2017061

        1. <b id="upttw"><sub id="upttw"></sub></b>
          <i id="upttw"><bdo id="upttw"><object id="upttw"></object></bdo></i><u id="upttw"><sub id="upttw"></sub></u>

        2. <wbr id="upttw"></wbr>
            1. <u id="upttw"></u>

              1. <b id="upttw"><sub id="upttw"></sub></b>
                <i id="upttw"><bdo id="upttw"><object id="upttw"></object></bdo></i><u id="upttw"><sub id="upttw"></sub></u>

              2. <wbr id="upttw"></wbr>
                  1. <u id="upttw"></u>
                    广东东莞鱼美人捕鱼器 白小姐开奖记录现 赛车游戏小技巧 微信牛牛代理怎么带 成都沐足堂有没有飞机 上海快3走势图基本图手机版 秒速赛app下载 香港赛马会彩票网 网上认识的人让你帮他投注 上海时时票控 宝都棋牌 呼和浩特按摩哪里最好 2019注册不限ip送彩金 49选7幵奖直播 提前获取开奖号码 mg电子不开户试玩