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        FPGA設計驗證解決方案

        更新日期:2014-05-04 16:34:26  瀏覽次數:4926次  作者:admin  【打印此頁】  【關閉
        FPGA設計驗證解決方案

        目前FPGA的發展趨勢非常迅猛,大容量高速度的FPGA芯片快速進入市場。 這為高性能的信號處理系統提供了非常好的條件。設計師在FPGA中可以設計出速度更快,性能參數更佳的電路,從而完全取代原有的DSP+FPGA架構。整個系統都放在FPGA內部實現,不但能節約空間,而且提高了系統集成度,為設計的驗證也帶來很多方便奧。 

        在設計方法上,也需要采用一些先進的設計和驗證技術,使FPGA設計更加流暢,系統的開發更方便,驗證更可靠肯。   

        FPGA設計基于高級語言(VHDL或者是Verilog HDL語言,有時也可以是圖形化設計工具,但是最終都是形成HDL語言)實現,所以FPGA設計本質上是一種軟件,其次FPGA設計又是一種特殊的軟件,是一種面向硬件設計的軟件,因而具有硬件的顯著特征。 首先高性能的EDA技術使得這種FPGA設計變得容易,其次目前高級的FPGA設計平臺技術對于更高層次的語言也提供了強有力的支持思。



        設計創建過程

        在設計創建過程,我們可以把復雜的電子系統分為控制部分和算法部分。 對于算法部分,例如濾波器,可以采用C/C++代碼進行算法開發,然后采用高級語言綜合技術直接生成相應的HDL代碼。 而對于一些控制邏輯,可以采用HDL直接進行描述。 FPGA的接口部分則可以采用已有的IP實現。高性能的EDA技術使得這種FPGA設計變得容易,高級的FPGA設計平臺技術對于更高層次的語言也提供了強有力的支持。

        設計代碼質量對整個FPGA系統的性能穩定可靠至關重要。 在長期的摸索中,有經驗的設計師會根據以往的設計經驗來避免設計代碼中出現隱患。這些往往依賴于設計師的個人能力。而在FPGA設計越來越復雜的情況下,一個設計可能會需要多個人共同協作完成。因此,在設計創建過程中,我們可以利用靜態檢查的方法來對設計的代碼質量進行控制。

        高級語言綜合工具Catapult C 
        采用了最先進的算法C綜合環境,能夠自動從純ANSI C++或SystemC語言生成無誤的RTL代碼,并為設計師提供完善的算法分析圖形界面和施加約束的機制,能夠快速的把C/C++算法模型轉換成HDL代碼,進行硬件實現,其速度比傳統的手工方法快20倍。設計師能夠利用先進的分析能力使得硬件設計者可以充分和交互探索微架構和接口設計空間。設計師可以在不改代碼的情況下可以生成滿足各種設計需求的可與手工設計質量相媲美的高性能HDL硬件實現。

        系統集成工具HDL Designer
        HDL Designer Series為提高設計效率和設計質量提供了靈活手段和功能。通過圖形化、文本或兩者的組合,結合IP的引入,快速高效的創建設計,HDL可視化和統一的HDL風格和文檔能力,版本管理為團隊設計提供了基礎,全面的VHDL、Verilog和mixed-HDL支持適應百萬門的FPGA,ASIC和SoC設計。與仿真工具如QuestaSim和綜合工具如Precision結合提供完整的FPGA/ASIC設計流程。

         IP

        Intellectual Property 稱為知識產權,通常簡單地稱為IP. 隨著設計復雜度的不斷提高,同時為了更快地將產品推向市場,IP技術愈來愈受到業界的青睞。  這些基于業界標準接口的高度可配置性的IP模塊,囊括了嚴格的業界兼容性和互用性標準,且對于軟IP提供可配置的RTL源代碼(VHDL和Verilog),對于硬IP則為加工流程提供了專門的GDSII版圖數據,所有這些均為IP復用與集成提供了極為便捷的條件。


        同時,奧肯思公司作為Mentor Graphics、Vivante、PLDA、INVIA、KiloPass公司在中國的合作伙伴,為國內客戶提供以太網、GPU、PCIe、安全保密及非易失性存儲器IP等產品,為應對復雜芯片設計提供了更為全面的解決方案。

        設計驗證過程
        在驗證前,需要根據設計規范對所有必須要驗證的功能制訂出詳細的驗證計劃。而在驗證過程中,負責驗證的工程師必須根據驗證計劃,仔細的對每條功能進行驗證。而每條功能又可能會分為多個驗證點。因此,在驗證平臺上需要有能夠對這些驗證計劃進行管理的部分。

        覆蓋率驅動技術是指以覆蓋率的提高為目的來引導編寫高效的測試例和驗證平臺,通過仿真器統計代碼覆蓋率和功能覆蓋率進行覆蓋率分析。如果覆蓋率較低,說明驗證的不夠充分,只有覆蓋率達到了期望的目標才能證明功能模塊已經經過充分的驗證。因此,FPGA驗證過程中必須要包括覆蓋率驅動的驗證技術。

        當前設計中另一個突出問題是如何保證時鐘域數據交互的安全性與正確性。因為目前FPGA設計通常都包含多個時鐘域,在實際硬件上,經常會遇到亞穩態的問題,然而亞穩態問題在通常的仿真過程中很難被暴露出來,因此導致當芯片生產出來之后才發現CDC(Clock Domain Crossing)問題,但昂貴的再次成本投入使得業界需要相應的EDA工具來預先發現這樣的問題。

        功能仿真工具QuestaSim
          QuestaSim 是Mentor Graphics公司基于多項行業領先技術、支持業界所有標準、面向復雜大規模FPGA/FPSoC/ASIC驗證而推出的完整的驗證平臺,同時QuestaSim 也是目前市場上單一引擎的高性能驗證解決方案,全面整合了包括測試自動化、ABV、CDV以及驗證管理等在內的最新一代的驗證技術,同時Questa也構成Mentor Graphics公司可擴展驗證解決方案(Scalable Verification)的重要組成部分。

        跨時鐘域檢查工具Questa CDC 
        Questa CDC正是基于業界面臨的上述問題而提出的一整套跨時鐘域驗證解決方案。Questa CDC可自動識別設計中全部時鐘域,包括派生信號與門控時鐘,識別各種類型的CDC同步器,包括結構化的(2-DFF結構)和用戶自定義的同步器,同時可突出顯示缺少和不正確的CDC同步問題,檢測并報告組合與時序再交錯CDC信號。而且可自動產生CDC協議監測器,通過仿真驗證電路設計是否滿足CDC協議。這一系列詳盡的檢查可以很好地幫助設計工程實現針對多時鐘電路設計中經常出現的亞穩態等問題的極早發現與修復,從而極大地節省項目成本。

        設計實現過程
        設計實現過程的主要目的把經過充分驗證的HDL代碼準確無誤的轉為FPGA的下載文件。 這個過程分為兩個步驟:邏輯綜合和布局布線。邏輯綜合是利用邏輯綜合工具把HDL代碼轉為門級網表。布局布線是利用FPGA廠商提供的布局布線工具對門級網表進行編譯,生成最終的FPGA下載文件。在下載到FPGA內后,還需要利用在線調試工具對FPGA中的內容進行抓取,并觀測其信號是否正確,進行在線驗證。 

        從HDL代碼到最終的下載文件需要經過邏輯綜合和布局布線兩個步驟,因此有可能會在這兩個步驟中引入錯誤。這個錯誤有可能是工具造成的,也有可能是代碼的缺陷。 為了能夠完全避免這個問題,需要對邏輯綜合和布局布線后的結果進行邏輯功能的比對,確保其最終的結果和經過驗證后的HDL代碼功能完全一致。 

        邏輯綜合工具Precision 
        Precision是Mentor Graphics公司新一代的綜合器,支持VHDL、Verilog、EDIF混合設計的邏輯綜合與優化。在此基礎上引入許多以往用于復雜ASIC設計的先進綜合技術和新的高性能時序分析引擎。無邊界優化技術克服了傳統優化技術中模塊邊界和寄存器對設計優化造成的障礙,新的時序分析引擎可以實現最復雜時序結構的準確分析。Precision集強大功能和簡單易用于一身,在最短時間完成高性能的FPGA設計。

         邏輯等效性檢查工具FormalPro 
        FormalPro為設計師提供邏輯等效性驗證方法, 提供比仿真快的多的驗證方式。它支持RTL和門級電路,可以在很短的時間內驗證邏輯綜合,DFT測試插入,時鐘樹綜合,和ECO變化,以及布局布線后的網表邏輯變化。相比之下,動態仿真則要數小時甚至幾天才能完成。當發現區別時,FormalPro提供強有力的調試手段確定原因,自動對應到相應電路,大幅度 縮短調試時間。

         FPGA在系統調試工具DiaLite 
        FPGA在系統調試工具DiaLite主要利用FPGA內部豐富的memory單元,通過在用戶電路中插入一些監視電路,把用戶想要的信號暫存于內部的Memory中。當用戶預先設定的條件被觸發后,這些信號會通過jtag接口被導入PC機中進行調試。如果用戶需要觀測的信號比較多,DiaLite還可以外接一個1G bytes的外部存儲模塊,使用戶可以觀測到更多的需要觀測的數據。

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